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5.2VerilogHDL数字电子技术基础.pdf 88页

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  • 2020-10-11 发布
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    5.2 Verilog HDL 5.2.1Verilog HDL基本结构 5.2.3.5、等式运算符 5.2.1.1.实例 5.2.3.6、缩减运算符 5.2.1.2.基本要求 5.2.3.7、移位运算符 5.2.1.3.模块结构 5.2.3.8、条件运算符 5.2.1.4.逻辑功能定义 5.2.3.9、位拼接运算符 5.2.1.5.关键字 5.2.3.10、运算符的优先级 5.2.1.6.标志符 5.2.2 数据类型及凯发注册|登陆量、变量 5.2.4 语句 5.2.2.1.数据类型 5.2.4.1.赋值语句和块语句 5.2.4.2.条件语句 5.2.2.2.凯发注册|登陆量 5.2.4.4.循环语句 5.2.2.3 变量 5.2.4.5.结构说明语句 5.2.3 运算符 5.2.4.6.编译预处理语句 5.2.3.1、算术运算符 5.2.3.2、逻辑运算符 5.2.3.3、位运算符 5.2.3.4、关凯发注册|登陆运算符 1 Verilog HDL基本结构 1.实例 [例1] 8位全加器 模块名 端口定义 module adder8 ( cout,sum,a,b,cin ); output cout; // 输出端口声明 output [7:0] sum; I/O说明 input [7:0] a,b; // 输入端口声明 input cin; 注释符 assign {cout,sum}=a+b+cin; 功能描述,赋值 endmodule  整个Verilog HDL程序嵌套在module和endmodule 声明语句凯发注册|登陆。  每条语句相对module和endmodule最凯发注册|登陆缩进2格或4格!  // …… 表示注释部分,一般只占据一行。对编译不起作用! 2 2018/4/26 电子凯发注册|登陆技大学 Verilog HDL基本结构 [例2] 8位计数器,从0到255计数 module counter8 ( out,cout,data,load, cin,clk ); 端口定义 output [7:0] out; output cout; input [7:0] data; I/O说明 input load, cin,clk ; reg[7:0] out; 信号类型声明 always @(posedge clk) begin

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    • 内容提供方:恬淡虚无
    • 审核时间:2020-10-11
    • 审核编号:6041023052003005

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